VHDL初心者です。
下記の記述例をみて勉強中です。
http://kivantium.hateblo.jp/entry/2016/02/25/232858

state=1 の receiving において
elsif counter=1500 then
とありますがビットの中間で受信データを読み取るためには
32MHz/(9600x2)=1666
にするべきだと思うのですが、なぜ1500にされたのか
教えてください。